###==== BEGIN Clocks 
create_clock -name {pclk} [get_pins {u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_HSSTLP_PCIE_SOFT_PHY.x2.GTP_HSST_2LANE_TOP.U_GTP_HSSTLP_WRAPPER.CHANNEL1_ENABLE.U_GTP_HSSTLP_LANE1.P_TCLK2FABRIC}] -period {4.000} -waveform {0.000 2.000}
create_clock -name {pclk_div2} [get_pins {u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_HSSTLP_PCIE_SOFT_PHY.x2.GTP_HSST_2LANE_TOP.U_GTP_HSSTLP_WRAPPER.CHANNEL0_ENABLE.U_GTP_HSSTLP_LANE0.P_TCLK2FABRIC}] -period {8.000} -waveform {0.000 4.000}
create_clock -name {ref_clk} [get_pins {u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_HSSTLP_PCIE_SOFT_PHY.x2.GTP_HSST_2LANE_TOP.U_GTP_HSSTLP_WRAPPER.PLL0_ENABLE.U_GTP_HSSTLP_PLL0.P_REFCK2CORE}] -period {10.000} -waveform {0.000 5.000}
###==== END "create_clock"
###==== BEGIN "create_generated_clock"
###==== END "create_generated_clock"
###==== BEGIN "set_clock_latency"
###==== END "set_clock_latency"
###==== BEGIN "set_clock_uncertainty"
###==== END "set_clock_uncertainty"
###==== BEGIN "set_clock_groups"
set_clock_groups -name group_1 -asynchronous -group [get_clocks {pclk}]
set_clock_groups -name group_2 -asynchronous -group [get_clocks {pclk_div2}]
set_clock_groups -name group_3 -asynchronous -group [get_clocks {ref_clk}]
###==== END "set_clock_groups"
###==== BEGIN "set_input_delay"
###==== END "set_input_delay"

###==== BEGIN "set_output_delay"
###==== END "set_output_delay"

###==== BEGIN "set_max_delay"
###==== END "set_max_delay"

###==== BEGIN "set_min_delay"
###==== END "set_min_delay"

###==== BEGIN "set_multicycle_path"
###==== END "set_multicycle_path"

###==== BEGIN "set_false_path"
###==== END "set_false_path"

###==== BEGIN Attributes - (Populated from tab in SCOPE, do not edit)
###==== END Attributes

###==== BEGIN Logical 
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_HSSTLP_PCIE_SOFT_PHY.x2.GTP_HSST_2LANE_TOP.U_GTP_HSSTLP_WRAPPER.PLL0_ENABLE.U_GTP_HSSTLP_PLL0} {PAP_LOC} {HSSTLP_364_918:U0_HSSTLP_PLL}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_HSSTLP_PCIE_SOFT_PHY.x2.GTP_HSST_2LANE_TOP.U_GTP_HSSTLP_WRAPPER.CHANNEL0_ENABLE.U_GTP_HSSTLP_LANE0} {PAP_LOC} {HSSTLP_364_918:U0_HSSTLP_LANE}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_HSSTLP_PCIE_SOFT_PHY.x2.GTP_HSST_2LANE_TOP.U_GTP_HSSTLP_WRAPPER.CHANNEL1_ENABLE.U_GTP_HSSTLP_LANE1} {PAP_LOC} {HSSTLP_364_918:U1_HSSTLP_LANE}
###==== END Logical

###==== BEGIN Io Table
define_attribute {p:pclk_led} {PAP_IO_DIRECTION} {Output}
define_attribute {p:pclk_led} {PAP_IO_LOC} {H17}
define_attribute {p:pclk_led} {PAP_IO_VCCIO} {3.3}
define_attribute {p:pclk_led} {PAP_IO_STANDARD} {LVCMOS33}
define_attribute {p:pclk_led} {PAP_IO_DRIVE} {4}
define_attribute {p:pclk_led} {PAP_IO_SLEW} {FAST}

define_attribute {p:rdlh_link_up} {PAP_IO_DIRECTION} {Output}
define_attribute {p:rdlh_link_up} {PAP_IO_LOC} {A23}
define_attribute {p:rdlh_link_up} {PAP_IO_VCCIO} {3.3}
define_attribute {p:rdlh_link_up} {PAP_IO_STANDARD} {LVCMOS33}
define_attribute {p:rdlh_link_up} {PAP_IO_DRIVE} {4}
define_attribute {p:rdlh_link_up} {PAP_IO_SLEW} {FAST}

define_attribute {p:smlh_link_up} {PAP_IO_DIRECTION} {Output}
define_attribute {p:smlh_link_up} {PAP_IO_LOC} {A24}
define_attribute {p:smlh_link_up} {PAP_IO_VCCIO} {3.3}
define_attribute {p:smlh_link_up} {PAP_IO_STANDARD} {LVCMOS33}
define_attribute {p:smlh_link_up} {PAP_IO_DRIVE} {4}
define_attribute {p:smlh_link_up} {PAP_IO_SLEW} {FAST}

define_attribute {p:txd} {PAP_IO_DIRECTION} {Output}
define_attribute {p:txd} {PAP_IO_LOC} {N8}
define_attribute {p:txd} {PAP_IO_VCCIO} {3.3}
define_attribute {p:txd} {PAP_IO_STANDARD} {LVCMOS33}
define_attribute {p:txd} {PAP_IO_DRIVE} {4}
define_attribute {p:txd} {PAP_IO_SLEW} {FAST}

define_attribute {p:ref_led} {PAP_IO_DIRECTION} {Output}
define_attribute {p:ref_led} {PAP_IO_LOC} {E22}
define_attribute {p:ref_led} {PAP_IO_VCCIO} {3.3}
define_attribute {p:ref_led} {PAP_IO_STANDARD} {LVCMOS33}
define_attribute {p:ref_led} {PAP_IO_DRIVE} {4}
define_attribute {p:ref_led} {PAP_IO_SLEW} {FAST}

define_attribute {p:perst_n} {PAP_IO_DIRECTION} {Input}
define_attribute {p:perst_n} {PAP_IO_LOC} {L4}
define_attribute {p:perst_n} {PAP_IO_VCCIO} {3.3}
define_attribute {p:perst_n} {PAP_IO_STANDARD} {LVCMOS33}

define_attribute {p:button_rst_n} {PAP_IO_DIRECTION} {Input}
define_attribute {p:button_rst_n} {PAP_IO_LOC} {C26}
define_attribute {p:button_rst_n} {PAP_IO_VCCIO} {3.3}
define_attribute {p:button_rst_n} {PAP_IO_STANDARD} {LVCMOS33}

define_attribute {p:rxd} {PAP_IO_DIRECTION} {Input}
define_attribute {p:rxd} {PAP_IO_LOC} {K5}
define_attribute {p:rxd} {PAP_IO_VCCIO} {3.3}
define_attribute {p:rxd} {PAP_IO_STANDARD} {LVCMOS33}

#define_attribute {p:ref_clk_n} {PAP_IO_DIRECTION} {Input}
#define_attribute {p:ref_clk_n} {PAP_IO_LOC} {E13}
#define_attribute {p:ref_clk_n} {PAP_IO_VCCIO} {3.3}
#define_attribute {p:ref_clk_n} {PAP_IO_STANDARD} {LVCMOS33}
#
#define_attribute {p:ref_clk_p} {PAP_IO_DIRECTION} {Input}
#define_attribute {p:ref_clk_p} {PAP_IO_LOC} {F13}
#define_attribute {p:ref_clk_p} {PAP_IO_VCCIO} {3.3}
#define_attribute {p:ref_clk_p} {PAP_IO_STANDARD} {LVCMOS33}
#
###==== END Io Table
#ADS
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP[0].DATA_LOOP[0].U_GTP_DRM18K} {PAP_LOC} {DRM_298_1038:DRM1}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP[0].DATA_LOOP[1].U_GTP_DRM18K} {PAP_LOC} {DRM_298_1038:DRM0}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP[0].DATA_LOOP[2].U_GTP_DRM18K} {PAP_LOC} {DRM_298_1008:DRM1}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP[0].DATA_LOOP[3].U_GTP_DRM18K} {PAP_LOC} {DRM_298_1008:DRM0}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP[0].DATA_LOOP[4].U_GTP_DRM18K} {PAP_LOC} {DRM_298_978:DRM1}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP[0].DATA_LOOP[5].U_GTP_DRM18K} {PAP_LOC} {DRM_298_978:DRM0}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP[0].DATA_LOOP[6].U_GTP_DRM18K} {PAP_LOC} {DRM_298_948:DRM1}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP[0].DATA_LOOP[7].U_GTP_DRM18K} {PAP_LOC} {DRM_298_948:DRM0}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvdata_rams.U_ipm2l_sdpram_rcv_data_ram.ADDR_LOOP[0].DATA_LOOP[0].U_GTP_DRM18K_E1} {PAP_LOC} {DRM_322_888:DRM1}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvdata_rams.U_ipm2l_sdpram_rcv_data_ram.ADDR_LOOP[0].DATA_LOOP[1].U_GTP_DRM18K_E1} {PAP_LOC} {DRM_322_888:DRM0}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvdata_rams.U_ipm2l_sdpram_rcv_data_ram.ADDR_LOOP[0].DATA_LOOP[2].U_GTP_DRM18K_E1} {PAP_LOC} {DRM_322_858:DRM1}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvdata_rams.U_ipm2l_sdpram_rcv_data_ram.ADDR_LOOP[0].DATA_LOOP[3].U_GTP_DRM18K_E1} {PAP_LOC} {DRM_322_858:DRM0}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvhdr_rams.U_ipm2l_sdpram_rcv_header_ram.ADDR_LOOP[0].DATA_LOOP[0].U_GTP_DRM18K_E1} {PAP_LOC} {DRM_298_918:DRM1}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvhdr_rams.U_ipm2l_sdpram_rcv_header_ram.ADDR_LOOP[0].DATA_LOOP[1].U_GTP_DRM18K_E1} {PAP_LOC} {DRM_298_918:DRM0}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvhdr_rams.U_ipm2l_sdpram_rcv_header_ram.ADDR_LOOP[0].DATA_LOOP[2].U_GTP_DRM18K_E1} {PAP_LOC} {DRM_298_888:DRM1}
define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvhdr_rams.U_ipm2l_sdpram_rcv_header_ram.ADDR_LOOP[0].DATA_LOOP[3].U_GTP_DRM18K_E1} {PAP_LOC} {DRM_298_888:DRM0}

#OEM
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[0\]\.U_GTP_DRM18K} {PAP_LOC} {DRM_298_1038:DRM1}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[1\]\.U_GTP_DRM18K} {PAP_LOC} {DRM_298_1038:DRM0}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[2\]\.U_GTP_DRM18K} {PAP_LOC} {DRM_298_1008:DRM1}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[3\]\.U_GTP_DRM18K} {PAP_LOC} {DRM_298_1008:DRM0}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[4\]\.U_GTP_DRM18K} {PAP_LOC} {DRM_298_978:DRM1}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[5\]\.U_GTP_DRM18K} {PAP_LOC} {DRM_298_978:DRM0}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[6\]\.U_GTP_DRM18K} {PAP_LOC} {DRM_298_948:DRM1}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exretry_rams.U_ipml_spram_retry_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[7\]\.U_GTP_DRM18K} {PAP_LOC} {DRM_298_948:DRM0}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvdata_rams.U_ipm2l_sdpram_rcv_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[0\]\.U_GTP_DRM18K_E1} {PAP_LOC} {DRM_322_888:DRM1}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvdata_rams.U_ipm2l_sdpram_rcv_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[1\]\.U_GTP_DRM18K_E1} {PAP_LOC} {DRM_322_888:DRM0}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvdata_rams.U_ipm2l_sdpram_rcv_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[2\]\.U_GTP_DRM18K_E1} {PAP_LOC} {DRM_322_858:DRM1}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvdata_rams.U_ipm2l_sdpram_rcv_data_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[3\]\.U_GTP_DRM18K_E1} {PAP_LOC} {DRM_322_858:DRM0}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvhdr_rams.U_ipm2l_sdpram_rcv_header_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[0\]\.U_GTP_DRM18K_E1} {PAP_LOC} {DRM_298_918:DRM1}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvhdr_rams.U_ipm2l_sdpram_rcv_header_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[1\]\.U_GTP_DRM18K_E1} {PAP_LOC} {DRM_298_918:DRM0}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvhdr_rams.U_ipm2l_sdpram_rcv_header_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[2\]\.U_GTP_DRM18K_E1} {PAP_LOC} {DRM_298_888:DRM1}
#define_attribute {i:u_ips2l_pcie_wrap.U_IPS2L_PCIE_TOP.U_IPS2L_PCIE_HARD_CTRL.pcie2_iip_exrcvhdr_rams.U_ipm2l_sdpram_rcv_header_ram.ADDR_LOOP\[0\]\.DATA_LOOP\[3\]\.U_GTP_DRM18K_E1} {PAP_LOC} {DRM_298_888:DRM0}
